IBM mostra chip sotto 1 nanometro: la sfida ai limiti del silicio

IBM annuncia una nuova fase della ricerca sui semiconduttori con una tecnologia di processo definita sub-1 nanometro.

La soglia non rappresenta una misura geometrica diretta, ma una classificazione industriale per indicare l’estremo avanzamento dei nodi di produzione. L’annuncio arriva in un momento in cui la miniaturizzazione dei transistor si avvicina ai limiti fisici del silicio, mentre la domanda di potenza di calcolo per AI, data center e acceleratori grafici continua a crescere in modo sostenuto. Negli ultimi vent’anni il settore è passato da nodi a 90 nm fino agli attuali 3 nm in produzione avanzata, con una complessità litografica crescente a ogni generazione.

Transistor più densi, architetture più verticali

La definizione sub-1 nm si colloca nella linea di ricerca che include già nodi a 2 nm e 3 nm, ma punta a introdurre architetture transistor ancora più dense e tridimensionali.

Il controllo del canale elettrico non dipende più da un singolo piano: strutture sovrapposte migliorano il confinamento degli elettroni e riducono le perdite di corrente. IBM spinge il gate-all-around, già adottato nei nodi più avanzati, verso configurazioni a nanosheet sempre più sottili per aumentare la densità logica senza compromettere la stabilità elettrica.

L’elemento più rilevante della ricerca riguarda il CFET, Complementary Field-Effect Transistor, che prevede la sovrapposizione verticale di transistor n e p. Questa struttura riduce l’ingombro planare e aumenta il numero di dispositivi per unità di superficie, con un impatto diretto su prestazioni ed efficienza energetica.

IBM combina questo approccio con tecniche di integrazione 3D e stacking avanzato dei layer logici, riducendo le distanze elettriche interne e migliorando la velocità di commutazione. Il risultato atteso è un incremento significativo della densità rispetto ai nodi attuali, con una riduzione proporzionale del consumo energetico per operazione.

Litografia EUV e limiti fisici del silicio

Realizzare nodi così avanzati richiede la litografia EUV, già utilizzata nella produzione a 5 nm e 3 nm, ma qui spinta verso livelli di precisione ancora più estremi.

Le lunghezze d’onda nell’ordine dei 13,5 nm consentono la definizione di pattern sempre più piccoli, introducendo però nuove criticità legate alla variabilità statistica e agli effetti quantistici. Con la riduzione delle dimensioni, fenomeni come il tunneling elettronico e la dispersione termica diventano fattori determinanti. IBM affronta questi limiti attraverso materiali avanzati e nuovi stack di isolanti high-k, che migliorano il controllo del gate e riducono le correnti di leakage.

Efficienza energetica e prospettive industriali

L’obiettivo dichiarato è aumentare il rapporto tra prestazioni e consumo energetico, parametro cruciale per sistemi AI e infrastrutture cloud. La combinazione tra CFET, nanosheet avanzati e backside power delivery, tecnica che separa i percorsi di alimentazione da quelli di segnale, consente una gestione più efficiente del calore e delle frequenze operative.

IBM colloca questa tecnologia nella fase di ricerca avanzata, con l’obiettivo di renderla compatibile con future generazioni di acceleratori ad alte prestazioni. Il progresso del settore non dipende più solo dalla miniaturizzazione, ma dalla capacità di orchestrare materiali, geometrie e processi di produzione sempre più sofisticati.