Intel 18A: la nuova era del silicio tra RibbonFET, PowerVia e sfida a TSMC

Abbiamo raccontato più volte quanto la tecnologia di processo Intel 18A rappresenti un punto di svolta per l’azienda di Santa Clara e per il rilancio del suo business. Il nodo 18A rappresenta non solo un miglioramento significativo nei parametri PPA (Power, Performance, Area), ma anche il primo vero tentativo di sfidare TSMC sul fronte della produzione di chip all’avanguardia. In un documento condiviso in occasione della conferenza VLSI 2025, Intel ha consolidato i dettagli sulla tecnologia di processo 18A con una sintesi che è di fatto quella più completa fino ad oggi disponibile.

Miglioramenti PPA: più densità, meno potenza, più prestazioni con Intel 18A

Rispetto al nodo Intel 3, il processo 18A offre un aumento della densità dei transistor del 30%, un incremento prestazionale fino al 25% e una riduzione del consumo energetico fino al 36%. Tali risultati si ottengono grazie a due innovazioni fondamentali:

• Introduzione dei transistor RibbonFET (architettura gate-all-around, o GAA).
• Adozione della tecnologia di alimentazione PowerVia, ovvero una rete di distribuzione dell’alimentazione sul retro del chip (BSPDN, Backside Power Delivery Network).

Intel utilizza inoltre SRAM ad alta densità da 0,021 µm² (pari a 31,8 Mb/mm²), in linea con TSMC N5 e N3E, anche se ancora inferiore rispetto ai 38 Mb/mm² previsti da TSMC N2.

Il nuovo nodo consente un layout più compatto e prestazioni migliorate, pur mantenendo compatibilità con tensioni operative standard di 0,4V, 0,75V e 1,1V. Tuttavia, la mancanza del supporto a 1,3V — presente invece in Intel 3 — potrebbe limitarne l’impiego in carichi di lavoro che richiedono picchi estremi di frequenza, come alcune applicazioni datacenter.

Il primo prodotto a utilizzare il nodo 18A sarà la CPU Panther Lake, il cui lancio ufficiale è previsto entro la fine del 2025.

RibbonFET: gate-all-around di seconda generazione

L’architettura GAA introdotta con i transitor RibbonFET consente un controllo elettrostatico superiore rispetto ai FinFET, grazie al completo avvolgimento del canale da parte del gate. Intel ha implementato quattro nanoribbon per transistor e otto tensioni soglia (VT), gestite attraverso tecniche di dipole work-function tuning, senza alterazioni fisiche del dispositivo. Questo consente flessibilità nel design del circuito, ottimizzando il bilanciamento tra i vari parametri. Le curve riportate nel documento di Intel, confermano un comportamento elettrico convincente su tutto il range di VT, garantendo integrità e ripetibilità delle prestazioni.

PowerVia: efficienza energetica e densità circuitale

PowerVia è il primo sistema BSPDN implementato in produzione su larga scala. Spostando l’alimentazione sul retro del chip, si ottengono numerosi vantaggi:

• +8–10% di densità dei transistor
• da –24% a –49% di resistenza (nei collegamenti “via” tra gli strati del chip)
• +12% di performance RC (acronimo di Resistenza e Capacità, due fattori che influiscono sulla velocità dei segnali all’interno del chip)
• –10× nella caduta di tensione (droop) nei casi peggiori rispetto a Intel 3. Il droop di tensione è un’improvvisa riduzione del voltaggio quando il chip richiede molta corrente in poco tempo.
• semplificazione del layout del chip

Inoltre, PowerVia è stato sottoposto a test di affidabilità secondo lo standard JEDEC. Il risultato? Nessun guasto dopo 1000 ore a 165°C, 275 ore in ambiente umido a 110°C e 750 cicli termici da –55°C a +125°C. Anche le celle SRAM hanno mantenuto la tensione minima operativa stabile dopo test equivalenti.

Ottimizzazione produttiva e supporto per il packaging avanzato

Oltre agli aspetti prestazionali, il nodo 18A è progettato per semplificare i flussi produttivi ottimizzando l’efficienza termica e riducendo al contempo i costi.

PowerVia è compatibile con tecnologie di advanced packaging come Foveros (die stacking 3D), posizionando 18A come nodo chiave per l’integrazione verticale di chiplet in architetture multi-die.

Se le roadmap saranno rispettate, e se la resa produttiva (yield) si rivelerà competitiva, Intel potrebbe finalmente tornare a giocare ad armi pari con TSMC sui nodi “sub-2nm”, aprendo una nuova stagione per l’innovazione nel design dei chip di prossima generazione.