Intel cambia x86 con APX: le novità al debutto con Diamond Rapids

Intel prepara una modifica importante all’architettura x86-64: con i futuri chip Xeon Diamond Rapids arriveranno le Advanced Performance Extensions, o APX, un insieme di estensioni che interviene sulla parte più tradizionale dell’ISA x86 e raddoppia il numero dei registri general purpose disponibili lato software. Non si tratta quindi dell’ennesimo pacchetto dedicato soltanto ad AI, vettori o matrici. APX mette mano al funzionamento delle normali istruzioni intere, quelle che costituiscono una parte enorme del codice eseguito ogni giorno da sistemi operativi, database, runtime, server Web e applicazioni.

Dal passaggio ad AMD64 nei primi anni 2000, l’architettura x86 a 64 bit dispone di 16 registri general purpose. APX porta il totale a 32 registri, piccole aree di memoria interne alla CPU, velocissime, usate per conservare temporaneamente dati, indirizzi e risultati delle operazioni.

Intel lavora su APX da alcuni anni, ma l’evento Hot Chips 2026 ha dato un’indicazione concreta su dove debutteranno le nuove estensioni ovvero nei Diamond Rapids, la futura generazione Xeon prevista nel 2027.

L’architettura x86 originaria del 1978 aveva appena 8 registri general purpose a 16 bit; con x86-64 il numero salì a 16. APX compie adesso un altro salto e porta Intel sullo stesso ordine di grandezza di ISA moderne come AArch64 e RISC-V, entrambe caratterizzate da un set di registri molto più ampio rispetto al vecchio modello x86. Nel frattempo Diamond Rapids cambierà profondamente anche altri aspetti: Intel parla di configurazioni fino a 256 P-core, 1,28 GB di cache LLC, 16 canali di memoria e 128 linee PCIe 6.0.

APX modifica una delle caratteristiche storiche dell’architettura x86

Un processore moderno lavora molto più velocemente quando i dati necessari alle istruzioni restano nei registri interni anziché doverli leggere dalla cache o, peggio ancora, dalla memoria. Il compilatore cerca quindi di mantenere nei registri variabili, puntatori, risultati intermedi e indirizzi utilizzati più frequentemente.

Con 16 registri general purpose, però, lo spazio finisce abbastanza presto. Alcuni registri servono inoltre per convenzioni di chiamata, stack pointer e altre funzioni previste dall’ABI (Application Binary Interface, insieme di regole che definisce come programmi, librerie e sistema operativo comunicano a livello binario). Quando non riesce a mantenere tutto nei registri, il compilatore deve ricorrere al cosiddetto register spilling: salva temporaneamente alcuni valori nello stack e li recupera successivamente.

APX aggiunge i registri R16-R31 e porta quindi il totale a 32. Intel stima, sulla base di simulazioni effettuate con SPEC CPU 2017 Integer, che il codice compilato per sfruttare APX possa generare circa il 10% di load in meno e oltre il 20% di store in meno rispetto alla baseline Intel 64. Non sono comunque percentuali da interpretare come un incremento equivalente delle prestazioni.

Ad ogni modo, meno spill significa meno traffico verso lo stack, meno istruzioni e meno dipendenze dovute allo spostamento dei dati. Intel sottolinea inoltre che leggere un registro costa meno, anche dal punto di vista energetico, rispetto all’esecuzione di un accesso complesso alla memoria.

APX richiede compilatori, sistemi operativi e hypervisor aggiornati

Una CPU compatibile con APX non rende automaticamente APX utile al software preesistente. Il codice già compilato continuerà a funzionare utilizzando le normali istruzioni x86-64, mentre per sfruttare R16-R31 e le altre novità serviranno toolchain aggiornate.

Il lavoro in questo senso è già iniziato. GCC 15 include il supporto completo alle caratteristiche APX previste per Diamond Rapids e mette a disposizione l’opzione -march=diamondrapids.

Ancora, Intel Software Development Emulator permette di emulare APX per Diamond Rapids prima della disponibilità commerciale dei processori. È un passaggio importante per sviluppatori di compilatori, runtime, kernel e hypervisor, che possono iniziare a validare il software senza attendere l’hardware finale.

I benefici per le applicazioni desktop e server non arriveranno però tutti insieme. Per il software nativo servirà spesso una ricompilazione; linguaggi gestiti e runtime JIT potranno invece adottare APX all’interno della macchina virtuale o del compilatore dinamico e trasferire il vantaggio alle applicazioni senza modificarne necessariamente il codice sorgente.

Diamond Rapids arriverà fino a 256 P-core

Hot Chips 2026 ha offerto anche nuovi dettagli sul processore che inaugurerà l’utilizzo di queste estensioni.

Durante il Computex, Intel aveva parlato di un numero di core superiore del 50% rispetto a Granite Rapids, indicazione che portava a circa 192 core. La presentazione di agosto ha invece alzato il limite a 256 core.

La CPU sarà costruita tramite più chiplet e packaging 3D: Intel raggruppa il calcolo in quattro Compute Building Block; ciascuno può ospitare quattro chiplet da 16 core, quindi 64 core complessivi per blocco. Quattro blocchi portano al massimo dichiarato di 256.

I chiplet superiori contengono core e cache L2, mentre la cache L3 trova posto nel Base Tile sottostante. Ogni Base Tile mette a disposizione 320 MB di LLC; con quattro unità si arriva a 1,28 GB di cache L3. Intel usa Foveros Direct 3D per collegare verticalmente i chiplet di calcolo ai Base Tile.

La piattaforma offre inoltre 16 canali di memoria e supporta velocità fino a 12.800 MT/s con MRDIMM. Intel dichiara circa 1,6 TB/s di banda aggregata, il doppio rispetto a Granite Rapids.

Sul lato I/O compaiono 128 linee PCIe Gen 6 e supporto CXL 3.0. PCI Express 6.0 raggiunge 64 GT/s per linea e utilizza segnalazione PAM4, mentre CXL aggiunge funzioni fondamentali per acceleratori e dispositivi di espansione o condivisione della memoria.