TSMC realizzerà chip 3 nm+ nel 2023. Interesse di Google e AMD per SoIC

TSMC ha anticipato la rivale Samsung nell’introdurre sul mercato i primi chip a 5 nm e sembra che l’azienda taiwanese possa proporsi sul mercato con un certo vantaggio anche per quanto concerne i futuri chip realizzati ricorrendo a un processo costruttivo a 3 nm.

Mentre Samsung utilizzerà un nuovo tipo di transistor GAAFET, TSMC dovrebbe proseguire ancora con la tecnologia FinFET: abbiamo parlato delle principali differenze nel nostro articolo Processori e memorie: la tecnologia Nanosheet per i transistor renderà FinFET obsoleta.

Ciononostante TSMC ha già pianificato il passaggio al suo processo 3 nm+ per il 2023, un anno dopo quello a 3 nm. Fonti vicine all’azienda sostengono che il primo cliente a farne uso sarà Apple.

La migrazione ai 3 nm dovrebbe introdurre un miglioramento delle prestazioni fino al 15% e parimenti una riduzione del 30% dei consumi energetici oltre a un aumento del 70% della densità dei transistor per millimetro quadrato. Tutto dipenderà comunque dalle decisioni assunte in fase di progettazione per ogni chip realizzato a 3 nm.
Per il momento TSMC non ha invece indicato quali miglioramenti aggiuntivi apporterà l’introduzione del processo 3 nm+.

Tanto interesse intorno alla tecnologia SoIC di TSMC: che cos’è?

Non ci sono però solamente i processi costruttivi al centro dell’attenzione.
Uno dei temi sui quali si sta facendo più ricerca negli ultimi anni è lo sviluppo di sistemi di packaging che vanno oltre gli schemi convenzionali basati sull’utilizzo di un chip monolitico.

La tecnologia SoIC di TSMC, ad esempio, ha attirato l’interesse di Google e AMD. Perché?
Gli ingegneri di TSMC hanno avuto l’idea di aumentare il numero di connessioni all’interno di un circuito integrato 3D spingendosi ben oltre le soluzioni fino ad oggi adottate.
Aumentare il numero di connessioni significa che minore sforzo per raggiungere una certa velocità di clock con consumi energetici molto più bassi per ogni bit di informazione trasmesso.
Raddoppiare la velocità di clock di un’interfaccia quadruplica il suo consumo: per questo motivo diventa estremamente importante poter creare interfacce di comunicazione con un gran numero di pin.

I circuiti integrati che sono composti da più chip non posti sullo stesso livello ma impilati vengono chiamati 3DIC. Anziché avere un chip monolitico di grandi dimensioni che si sviluppa in orizzontale, si usa uno schema che prevede l’adozione di chip più piccoli disposti in verticale e che sfruttando le interconnessioni a livello di silicio.

Questo tipo di approccio permette ottenere un numero maggiore di chip per wafer; in secondo luogo la disposizione in verticale aumenta il numero di connessioni possibili con i vantaggi già indicati in precedenza.

Finora abbiamo visto costruzioni 3DIC per quanto riguarda le memorie: si pensi a HBM e alle stesse 3D NAND. Il passo successivo è quello di combinare logica e memoria in una configurazione 3DIC o di combinare diversi pezzi di logica.

“Il segreto” di TSMC sarebbe tutto qui: l’azienda starebbe cercando di trasformare un SoC monolitico in un 3DIC che utilizza interconnessioni SoIC aprendo una nuova frontiera per ciò che riguarda il miglioramento delle performance e la riduzione dei consumi energetici.
TSMC non ha ancora fatto riferimento a questa possibilità ma non è escluso che lo stesso approccio superi “i confini” dei SoC e venga utilizzato per gestire CPU e GPU con fattori di forma e socket più convenzionali.